重大問題
如果您使用 Cadence® NC-Sim 執行 適合後的 VHDL 功能模擬設計,目標為 Stratix V 系列以及使用 RAM 的會員,詳細闡述錯誤 如果元件宣告參數與架構發生,則可能發生 參數已無序。
-namemap_mixgen
使用命令的 ncelab
選項
指示 NC-Sim 符合元件宣告參數
以及基於名稱的架構參數。
重大問題
如果您使用 Cadence® NC-Sim 執行 適合後的 VHDL 功能模擬設計,目標為 Stratix V 系列以及使用 RAM 的會員,詳細闡述錯誤 如果元件宣告參數與架構發生,則可能發生 參數已無序。
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選項
指示 NC-Sim 符合元件宣告參數
以及基於名稱的架構參數。
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