文章 ID: 000084595 內容類型: 疑難排解 最近查看日期: 2013 年 02 月 08 日

使用 NC-Sim 對以 V 裝置Stratix設計執行適配後 VHDL 功能模擬時，可能會發生詳細錯誤

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    如果您使用 Cadence® NC-Sim 執行 適合後的 VHDL 功能模擬設計，目標為 Stratix V 系列以及使用 RAM 的會員，詳細闡述錯誤 如果元件宣告參數與架構發生，則可能發生 參數已無序。

    解決方法

    -namemap_mixgen使用命令的 ncelab 選項 指示 NC-Sim 符合元件宣告參數 以及基於名稱的架構參數。

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    Stratix® V FPGA

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