描述
在執行ALTLVDS_RX或ALTLVDS_TX兆功能時，您將會看到此警告，此特Stratix® III、Stratix IV、Arria® II、HardCopy® III 和 HardCopy IV 裝置系列的外部 PLL 模式選項。
當使用這些裝置系列中可用的專用 SERDES 時，Quartus® II 軟體會自動將補償頻率設定為 LVDS 頻率 / DIFFIOCLK，作為 SERDES 電路的高速頻率。 雖然您應該將 PLL 作業模式設定為來源同步補償，但是目前 ALTPLL 的超級功能中沒有任何選項可在使用專用 SERDES 電路時指定補償頻率。
解決方法
您可以安全地忽略此警告。 它報告使用ALTLVDS_RX或啟用外部 PLL 模式的ALTLVDS_TX兆功能時，補償頻率已為您的設計正確設定。
然而，如果您想要避免此警告，您可以編輯 ALTPLL 變異檔案，指定補償頻率。
針對 VHDL，請找到 compensate_clock 參數 一般地圖 區段與輸入 」LVDSCLK".
針對 Verilog，請找到 altpll_component.compensate_clock 參數 defparam 區段與輸入 」LVDSCLK".