如果您參考 Verilog HDL 中的低階訊號,使用根據 IEEE 標準 Verilog Hardware Description Language 第 12.4 節的階層名稱,您可能會看到這個錯誤。Quartus® II 軟體在模擬之外不支援此語法。
環境
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述
解決方法
為了避免此錯誤,請修改低階模組的輸出埠清單,直接發出訊號。