文章 ID: 000084687 內容類型: 產品資訊與文件 最近查看日期: 2012 年 09 月 11 日

如何將 DDR3 SDRAM 控制器與 UniPHY 所產生的csr_debugaccess和csr_burst_count埠連接?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

您將看到 DDR3 SDRAM 控制器 IP 與 Quartus 中 UniPHY 所產生的埠csr_debugaccess和csr_burst_count埠® 啟用設定與狀態註冊 (CSR) 選項時,II 軟體版本 11.0。這些埠正在匯出,儘管 CSR 埠並未啟用這些埠。

您可以將csr_debugaccess系成 0,csr_burst_count系為 1。

這兩種訊號的定義均在 Avalon介面規格 (PDF) 檔中

未來 IP 版本將移除埠。

相關產品

本文章適用於 7 產品

Stratix® III FPGA
Stratix® V GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。