文章 ID: 000084855 內容類型: 疑難排解 最近查看日期: 2014 年 09 月 02 日

如果在 Stratix® V GX/GS/GT DIV_CLK FPGA 和 Arria® V GZ FPGA 收發器上的 66:40 齒輪箱比率中使用 fPLL 時,是否可以安全地忽略 fPLL 的關鍵警告?

環境

  • Intel® Quartus® II 軟體
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    如果您使用 66:40 變速箱即時將同一收發器實例的多個副本,Quartus® II 軟體將盡可能將多個 fPL 合併為單一實體。完成此操作後,Quartus II 軟體會在已從設計中移除的 fPL 上回報此關鍵警告。

    解決方法

    是的,您可以安全地忽略 針對 Stratix® V GX/GS/GT FPGA和 Arria® V GZ FPGA 收發器所使用的 fPLL 所報告的DIV_CLK嚴重警告。

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    本文章適用於 3 產品

    Stratix® V GX FPGA
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