描述
在使用 Quartus® II 軟體版本 10.0 和更早的Cyclone® IV 裝置中執行 DDR2 高效能控制器時，您可能會在計時分析器中收到此警告，如果您的設計是在混合模式中實作。例如，DQ 針腳兩端和行 I/Os，而「mem_clk」放置在 I/Os 側面，時鐘針腳的延遲鏈必須設為 1。因此，您會看到這個關鍵警告。
解決方法
若要移除此關鍵警告，請將下列作業新增到 QSF 檔案：
set_instance_assignment──PAD_TO_CORE_DELAY 1 至 mem_clk[0]
此問題已在 Quartus® II 軟體版本 10.1 中解決。