文章 ID: 000085210 內容類型: 疑難排解 最近查看日期: 2012 年 09 月 11 日

為什麼嘗試使用設計安全功能時,Stratix III FPGA開發工具組出現錯誤?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述 嘗試使用設計安全性功能時,您可能會看到紅色「錯誤」LED 照明和「CFG_DONE」指示未在Stratix® III FPGA開發工具組上亮起,因為使用設計安全性時有不同的 MSEL0 針腳設定。針對此特定主機板,需要開啟 MSEL0 的跨接器 J13,以便將 MSEL0 拉至 VCC。由於此主機板在使用設計安全性的配置方案為使用 MAX® II 裝置和 512MB 快閃記憶體的快速被動平行 (FPP) 時,您需要 MSEL[2:0] 針腳設定 001。如果不使用設計安全性,MSEL[2:0] 針腳將設為 000。

相關產品

本文章適用於 1 產品

Stratix® III FPGA

這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。