描述
Altera
® 建議在 Quartus 進行 I/O 單元收銀機作業
™ 軟體。然而，您可以在 Synplify 中執行這些作業，並使用
syn_useioff 屬性基於全球或本地基礎。
您可以透過 Synplify 設定工具 SCOPE，或直接在限制檔案中，在最高層級、直接在原始碼中設定 syn_useioff=1 ，來設定這個全球範圍。
| 表 1。設定syn_useioff=1 全球 |
| 程式語言 | 語法 |
| Verilog HDL | module test (d, clk, q) /*synthesis syn_useioff=1 */; |
| Vhdl | architecture rtl of test is
attribute syn_useioff : boolean;
attribute syn_useioff of rtl: architecture is true; |
| 限制檔 | define_global_attribute syn_useioff 1 |
| 表 2。在本機設定syn_useioff=1 |
| 程式語言 | 語法 |
| Verilog HDL | module test (d, clk, q);
input [3:0] d;
input clk;
output [3:0] q /*synthesis syn_useioff=1 */
reg q;
... |
| Vhdl | entity test is
port (d: in std_logic_vector [3 downto 0];
clk: in std_logic;
q : out std_logic_vector[3 downto 0];
attribute syn_useioff : boolean;
attribute syn_useioff of q : signal is true;
end test; |
| 限制檔 | define_attirbute {p:q[3:0]} syn_useioff 1 |