描述
模擬Nios時可能會發生此錯誤® II 1.1 VHDL 設計，在 ModelSim 中包含多個頻率網域® 工具。包含多個頻率網域的 Verilog 系統會進行模擬，不會出錯。
這個解決方法涉及修改 SOPC Builder 所產生的 VHDL 原始碼。流覽 VHDL 原始碼中的行號，該代碼會在 ModelSim 工具中產生錯誤。錯誤是由元件即時分配到「data_in」匯流排所引起的。產生錯誤的原始碼將與下列代碼類似：
data_in => std_logic_vector("0000000000000000") & (slave_address);
為了解決問題，您必須建立與元件即時相同等級的全新內部訊號。例如，建立名為「internal_slave_address」的訊號。然後指派下列專案：
internal_slave_address
並變更元件即時分區中的埠對應，讀取如下：
data_in => internal_slave_address;
此問題已在 5.0 Nios II修復。