文章 ID: 000085362 內容類型: 產品資訊與文件 最近查看日期: 2012 年 09 月 11 日

如何將頻率針腳和 PLL 輸出頻率連接到 Stratix III 和 Stratix IV 裝置的 Global Clock Control Block?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

輸入頻率針腳、PLL 計數器輸出和頻率控制區塊輸入之間的對應如下Stratix® III 和 Stratix IV 裝置:

  • inclk[0] 和 inclk[1]-可以由裝置同一端的四個專用頻率針腳中的任何一個提供。
  • inclk[2]-可由裝置同一端的兩個中心 PLL 的 PLL 計數器 C0 和 C2 供電
  • inclk[3]-可以由 PLL 計數器 C1 和 C3 從裝置同一端的兩個中心 PLL 供電

若要動態選擇這些頻率來源,您可以在設計中使用 ALTCLKCTRL 超級功能。

邊角 PLL(L1、L4、R1 和 R4)以及對應的頻率輸入針腳(PLL_L1_CLK等)不支援 GCLK 網路的動態選擇。

從角 PLL (L1、L4、R1 和 R4) 以及對應的頻率輸入針腳 (PLL_L1_CLK等) 的 GCLK 和 RCLK 網路的頻率源選擇,使用 Quartus® II 軟體所產生的設定檔 (.sof .pof) 中的配置位設定以靜態方式控制。

 

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