描述
是的，圖 2-12 有錯誤。CLK[11.8] 針腳將 PLL3 和 PLL3 送出頂頻率控制區塊。CLK[15.12] 針腳將 PLL4 與 PLL4 摘要
底層控制區塊。
Altera並不保證此解決方案能符合客戶的預期用途，並免責使用或依賴該解決方案的所有責任。
底層控制區塊。
這個數位錯誤地顯示左頻率控制區塊和右頻率控制區塊分別提供 PLL3 和 PLL4。下圖顯示正確的連線。
圖 2-12。EP2C20 – 更大的 PLL、CLK[]、DPCLK[] 與頻率控制區塊位置
![Figure 2-12. EP2C20 & Larger PLL, CLK[], DPCLK[] & Clock Control Block Locations](http://www.altera.com/support/kdb/images/rd01112005_169_fig1.gif)
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