重大問題
描述
當您編譯包含 LVDS SERDES 超級功能的設計時 並瞄準Stratix V 裝置、Quartus II 軟體顯示器 類似下列警告訊息：
Critical Warning: DIVCLK port on the PLL is not properly
connected on instance altera_tse_pcs_pma:altera_tse_pcs_pma_inst|altera_tse_pma_lvds_rx:the_altera_tse_pma_lvds_rx|altlvds_rx:ALTLVDS_RX_component|lvds_rx_ofs3:auto_generated|pll_sclk~PLL_OUTPUT_COUNTER.
The output clock port on the PLL must be connected.
此問題影響到所有包含 LVDS 的 Stratix V 設計 SERDES 超級功能。
解決方法
沒有解決方法。這個問題將在未來的版本中解決 三速乙太網路 MegaCore 功能。