文章 ID: 000085863 內容類型: 疑難排解 最近查看日期: 2014 年 12 月 05 日

為什麼在 IO 銀行數量相對較少的FPGA裝置上使用Altera外部記憶體介面 IP 時，我無法使用？

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    在使用 IO 銀行數量相對較少的FPGA裝置編譯具有 UniPHY IP 的 DDR3、DDR2、LPDDR2、QDRII 或 RLDRAM II 控制器時，您可能會遇到無法適用的可能，而且可能出現下列 Quartus® II 錯誤。

    錯誤 （175020）：對區域的分數 PLL 的非法限制

    如果記憶體介面和 PLL 輸入參考頻率和其他雜項記憶體介面針腳未與記憶體介面 IO 沒有相同的 IO 標準，則如果FPGA特定端的所有 IO 銀行都已完全使用，就會發生問題。

    解決方法

    設定 PLL 輸入參考頻率和其他雜項記憶體介面針腳，以具有與記憶體介面 IO 相同的 IO 標準。

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