文章 ID: 000085881 內容類型: 疑難排解 最近查看日期: 2018 年 09 月 26 日

為什麼無法合成加密的 Verilog HDL 原始程式碼？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® Prime Pro Edition 軟體版本 17.1 及更早版本存在問題，您在合成加密的 Verilog HDL 檔時可能會看到錯誤訊息。在 GUI 中添加該檔時，會出現此問題。

    解決方法

    您可以通過在 .qsf （Quartus 設置檔） 中添加加密文件來解決此問題，手動如下所示。

    set_global_assignment -name VERILOG_FILE <檔名>.vp

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