描述
由於 Quartus® II 軟體版本 12.1 和更新版本的問題，在外部 PLL 模式中使用ALTLVDS_RX超級功能時，您可能會在 Stratix® V 裝置中看到此錯誤。
錯誤：SERDES 接收節點'lvds_rx：lvds_rx_inst0|altlvds_rx：ALTLVDS_RX_component|lvds_rx_lvds_rx：auto_generated|rx_0」未正確連接「CLOCK0」埠。它必須連接到下面列出的有效埠之一。資訊：可連線至 stratixv_pll_lvds_output WYSIWYGInfo 的 LVDSCLK 埠：可連線至 GENERIC_PLL WYSIWYG 的 OUTCLK 埠
解決方法
為了解決這個問題，必須在rx_inclock rx_enable和埠上的外部 pll 和 ALTLVDS 實例之間插入 LVDS 緩衝區。
請查看以下文章，瞭解如何在外部 PLL 與 ALTLVDS IP 之間新增中間 LVDS 緩衝區。
此問題已從 Intel® Quartus® Prime Pro Edition Software 版本 12.1 開始修復。