文章 ID: 000085963 內容類型: 產品資訊與文件 最近查看日期: 2014 年 04 月 13 日

如何使用 STRATIX V、Arria Cyclone V 和 V 裝置中的 ALTIOBUF 超級功能，程式化動態 I/O 延遲鏈？

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

依照這些指示，使用 STRATIX® V、Arria® V 和 Cyclone® V 裝置中的 ALTIOBUF 超級功能，程式化動態 I/O 延遲鏈。

每個 IOE 可程式化的延遲交易都需要 40 個頻率週期，且io_config_clkena主張。LSB 應該是您交易開始時的第一位 （io_config_datain[0]）。您可以在其中找到每個裝置系列的位格式資訊ALTDQ_DQS2兆功能使用指南 （PDF）.使用表 4-1 用於Stratix V 裝置、桌 4-3 Arria V 裝置，以及 Cyclone V 裝置。每個 IOE 可程式化延遲為 6 位寬。 保留的位應設為零。應在 40頻率 週期後維護io_config_update。

相關產品

本文章適用於 15 產品

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA

需要更多協助嗎？

聯絡支援部門

免責聲明

1

所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。