文章 ID: 000085971 內容類型: 疑難排解 最近查看日期: 2014 年 12 月 19 日

變更 tWPRE 計時可能會導致 Arria V 和 Cyclone V 裝置上的 DDR2 和 DDR3 介面故障

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    此問題影響到 Arria V 上的 DDR2 和 DDR3 介面， Cyclone V 裝置。

    在 14.0 版本中，對 ArriaV 和 Cyclone 進行了變更 V 硬記憶體控制器 （適用于 HPS 和非 HPS 組態） 這能使 I/O 輸出緩衝區終止約一個 記憶體頻率週期比輸出緩衝區啟用的時間更早。這項變更 已為改善寫入序言的持續時間 （ tWPRE ） DDR2 與 DDR3 介面。然而，這樣的變化也會導致增加 在靜態耗電時，因為它可啟用讀取 OCT 終止 介面閒置時。

    此變更會在版本 14.1 中回復。

    如果您使用的是版本 14.0 或 14.1，則會遇到功能 故障直接歸因於 tWPRE 計時、聯絡 Altera技術服務以取得解決方法。

    解決方法

    此問題與技術Altera聯絡的解決方法 服務。

    此問題將在未來的版本中解決。

    相關產品

    本文章適用於 2 產品

    Arria® V FPGA 與 SoC FPGA
    Cyclone® V FPGA 與 SoC FPGA

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