文章 ID: 000086288 內容類型: 疑難排解 最近查看日期: 2017 年 08 月 11 日

為什麼我的 OpenCL 17.0 BSP 進口編譯顯示錯誤的時間失敗？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • Intel® FPGA SDK for OpenCL™ Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    在 OpenCL™ 17.0 BSP 流程的 Intel® FPGA SDK 中，某些頻率可能會顯示在導入編譯期間 BSP 的計時故障，即使基本種子符合時間。這是一個錯誤的故障，而且由於在導入編譯期間執行 SDC 限制的順序，基編譯的部分限制被忽略。」

    解決方法

    使用者需要在其 top.qsf 檔案中注釋或移除下列線條：

    # 基本修訂編譯 SDC 限制

    set_global_assignment-name SDC_FILE base.sdc

    set_global_assignment -停用 -name SDC_FILE top.sdc

    set_global_assignment -停用 -name SDC_FILE top_post.sdc

     

    變更 QSF 檔案後，必須執行另一項進口編譯

    aoc --主機板 .cl

    此問題排定在 OpenCL Intel® FPGA SDK 的未來版本中修復™。

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