文章 ID: 000086309 內容類型: 疑難排解 最近查看日期: 2012 年 09 月 11 日

為什麼在設計ALTLVDS_RX兆功能中,會看到復原計時違規?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

您可能會在從使用者編碼的重設收發器的重設路徑上看到復原計時違規問題,從rx_cda_reset埠ALTLVDS_RX兆功能,到以下訊號 *altlvds_rx_component|*auto_generated|rx*bit_slip_reg

透過套用下列作業等一組set_multicycle_path作業來解決這些路徑:

set_multicycle_path -from [get_keepers ] \
    -to [get_keepers {*altlvds_rx_component|*auto_generated|rx*bit_slip_reg}] \
    -setup -end 3 .
set_multicycle_path -from [get_keepers ] \
    -to [get_keepers {*altlvds_rx_component|*auto_generated|rx*bit_slip_reg}] \
    -hold -end 2 .

這些作業的值可能會因用於外部收銀機的頻率與ALTLVDS_RX兆功能的rx_outclock埠之間的關係而有所不同。

Altera建議使用ALTLVDS_RX兆功能的rx_outclock埠,為外部重設註冊器計時,將重設同步到正確的網域。

相關產品

本文章適用於 24 產品

Cyclone® III FPGA
Stratix® V GX FPGA
Cyclone® IV E FPGA
Cyclone® IV GX FPGA
Stratix® V GT FPGA
Cyclone® II FPGA
Stratix® V GS FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Cyclone® FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Arria® II GZ FPGA
Arria® II GX FPGA
Arria® GX FPGA
Stratix® IV GT FPGA
Stratix® V E FPGA
Stratix® FPGAs
HardCopy™ III ASIC 裝置
HardCopy™ IV E ASIC 裝置
Stratix® GX FPGA
HardCopy™ IV GX ASIC 裝置
Cyclone® III LS FPGA
Stratix® IV E FPGA

這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。