文章 ID: 000086323 內容類型: 疑難排解 最近查看日期: 2012 年 08 月 13 日

為什麼 Quartus® II 軟體對 Cyclone® IV GX 裝置的 PCI Express 介面core_clk_out時間限制。

環境

  • 一般元件
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® II 軟體版本 9.1 SP1 和更早版本的問題,對於Cyclone® IV GX 裝置,自動產生的 core_clk_out SDC 限制是不正確的,並在分析和 Sythesis 階段產生下列警告。

    警告:耗用作業:create_clock-name {core_clk_out® -期間 8.000 -waveform { 0.000 4.000 \ [get_nets {*altpcie_hip_pipen1b_inst|core_clk_out~clkctrl[]
    警告:參數<目標>是空集

    若要解決此問題,請將 < 變異名稱>.sdc 檔案中的core_clk_out SDC 限制變更為:
    create_clock-name {core_clk_out® -期間 8.000 [get_nets*altpcie_hip_pipen1b_inst|core_clk_out*]

    解決方法

    這個問題在 Quartus II 軟體的未來版本中無法排定。

    相關產品

    本文章適用於 1 產品

    Cyclone® IV GX FPGA

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