重大問題
描述
在 Intel® Quartus® Prime Pro 軟體版本 18.0 中，如果 Intel Stratix 10 SoC 裝置已與合併的 FPGA® 和 HPS JTAG 選項配置，則 Quartus Prime 程式設計工具可能會在嘗試執行 JIC 檔程式設計時發生碰撞。這是因為FPGA最初是 JTAG 鏈中的第二個裝置（在 HPS 之後） - 然而，一旦對 SFL 幫手影像進行程式設計，HPS 就會移除，而FPGA現在成為 JTAG 鏈中的第一個裝置。
JTAG 裝置編號的差異導致 Quartus 程式設計工具發生碰撞，因為它預期FPGA裝置在整個程式過程中會保持在 JTAG 鏈的相同位置。
如果有下一個問題，此問題不會影響您：
- Intel® Stratix® 10 SoC 裝置在 JIC 檔案程式設計開始前仍未配置
- Intel Stratix 10 SoC HPS JTAG 使用 HPS 專用 I/O 針腳，不與FPGA共用相同的 JTAG 鏈。
解決方法
使用下列其中一個解決方法，在主機板上執行快閃程式設計：
- 使用 MSEL[2：0] 設定為 111 （JTAG） 來增強主機板的威力。如此一來，在 JIC 檔程式設計之前，裝置將保持未配置，而 JTAG 鏈將僅包含一個裝置（FPGA）。一旦 Quartus Prime 程式設計工具完成 JIC 檔案程式設計後，您可以將 MSEL[2：0] 設定為 100，以便裝置在下一個電源週期自動從 QSPI 啟動。
- 在為主板供電時，外部將 nCONFIG 拉低，以防止裝置使用 QSPI 進行設定。使用 JTAG 啟動 JIC 程式設計 - 一旦程式化了 SFL 說明器影像，您就可以發佈 nCONFIG 針腳。
- 使用在 HPS 中執行的軟體（例如 U-boot）來程式化 QSPI 裝置。此方法使用 Raw Programming Data （.rpd） 檔案格式，而不是 JIC 檔案。請參閱 Intel Stratix 10 組態使用者指南 ，以瞭解產生 .rpd 程式設計檔案的步驟。
此問題將在 Intel Quartus Prime Pro 軟體的未來版本中解決。