文章 ID: 000086516 內容類型: 疑難排解 最近查看日期: 2018 年 12 月 20 日

Intel® Quartus® Prime Pro Edition 軟體版本 18.0 Update 1 和 18.1 中,Intel® Stratix® 10 計時模型是否正確?

環境

    Intel® Quartus® Prime Pro Edition 軟體
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

否,Intel® Stratix® Prime Pro Edition 軟體版本 18.0 Update 1 和 18.1 中Intel® Quartus® 10 計時模型有一個小的不和諧。這已在 Intel Quartus Prime Pro Edition 軟體版本 18.1 更新 1 中更正。

這些設計情境可能會受到影響:

  • 使用來源同步計時的設計
  • 在參考頻率與 IOPLL 的輸出頻率之間傳輸的設計
  • 具有不同參考頻率的不同 IOPLL 輸出頻率間傳輸的設計

幾乎所有的設計都會看到時間延遲變更,但大部分的傳輸將不會受到影響,因為一般頻率的尖誤移除 (CCPR) 或傳輸非同步。

解決方法

所有Intel Stratix 10 設計應重新分析時間安排在 Intel Quartus Prime Pro Edition 軟體版本 18.1 Update 1 或修補版本 18.0 Update 1 或 18.1。

從以下適當連結下載並安裝 1.45 修補程式 18.0 更新 1。

從以下適當連結下載並安裝 18.1 的 Patch 0.31。

對於已經在生產中的設計:

1. lut8_iobuf_qsh_v3.tcl 下載並執行腳本,以檢查編譯的設計是否受此問題影響。

命令 -> quartus_sh -t lut8_iobuf_qsh_v3.tcl -project -修訂版 -npaths 100 -debug 0 -verbose -check_lutmasks -vo_file 模擬/modelsim/.vo

輸出 -> lut8check.rpt,iobuf.rpt,paths.csv

iobuf.rpt 和 paths.csv 報告受計時模型變更影響的路徑

2. 如果沒有識別為受影響的路徑,則不需要採取任何行動。

3. 如果有路徑識別為受影響,並使用 Intel Quartus Prime Pro Edition 軟體版本 18.1 或更早版本,請使用修補版本的 Intel Quartus Prime Pro Edition 軟體版本 18.0 更新 1 或 18.1 重新執行計時分析

a.      如果保證空間不足,則會重新將設計相容。
B。     如果有足夠的利潤,您可以選擇不執行任何動作
 
重新運行計時分析的步驟:
1. 以 18.0.1 下載並安裝修補程式 1.45 或修補程式 0.31 適用于 18.1
2. 使用修補版本的 Intel Quartus Prime Pro Edition 軟體開啟設計
3. 前往 工具 ->計時分析器並開啟時序分析器。
4. 執行下列命令:
a.      create_timing_netlist -型號慢速 -force_dat
B。      read_sdc
c. update_timing_netlist
 
lut8check.rpt 報告 KDB 中所述的問題所影響的 LUT 為什麼我的Intel® Stratix® 10 設計有功能錯誤? 如果本報告包含「發現 0 個具有潛在錯誤位設定的 LUT」,則編譯設計是安全的。如果設計受到影響,則報告將列出有此問題的 LUT。

相關產品

本文章適用於 1 產品

Intel® Stratix® 10 FPGA 與 SoC FPGA

1

此頁面上的內容是原始英文內容的人工和電腦翻譯的組合。此內容僅供您方便,僅供一般參考,不應被視為完整或準確。如果本頁面的英文版本與翻譯之間存在任何矛盾,則以英文版本為準。 查看此頁面的英文版本。