重大問題
由於 Quartus® Prime 軟體版本 18.1 及更早版本存在問題，當 Arria® 10 PHYLite IP 配置為 48 位輸出介面且禁用使用 輸出選通 選項時，您可能會看到如下所示的錯誤。
在 Quartus Prime Standard Edition 軟體中，
錯誤 （10198）:p hylite_io_bufs.sv（1078） 處的 Verilog HDL 錯誤：部分選擇方向與前綴索引方向相反
錯誤 （12152）：無法詳細說明用戶層次結構“ed_synth_altera_phylite_180_7qlz52a：phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi：core|phylite_core_20：arch_inst|phylite_io_bufs：u_phylite_io_bufs”
在 Quartus Prime Pro Edition 軟體中，
錯誤 （13437）：ed_synth_phylite_0_example_design__phylite_io_bufs.sv（1195） 處的 Verilog HDL 錯誤：部分選擇方向與前綴索引方向相反
錯誤 （13224）：ed_synth_phylite_0_example_design__phylite_io_bufs.sv（1195） 的 Verilog HDL 或 VHDL 錯誤：索引 48 超出“group_data_out_n”的範圍 [47：0]
為了解決這些錯誤，可以將Arria® 10 PHYLite IP配置為47位或更小的數據寬度介面。
此問題將在 Quartus® Prime 軟體的未來版本中修復。