文章 ID: 000086613 內容類型: 錯誤訊息 最近查看日期: 2019 年 03 月 15 日

錯誤 (10198):Verilog HDL 錯誤在 phylite_io_bufs.sv (1078):零件選取方向與首碼索引方向相反

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 適用於並列介面 Intel® Arria® 10 FPGA IP 的 PHY Lite
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    由於 Intel® Quartus® Prime 軟體版本 18.1 和更新版本的問題,您可能會看到類似的錯誤,如下所示,當 Intel Arria® 10 PHYLite IP 設定為 48 位輸出介面,並停用 使用輸出 Strobe 選項時。

     

    在 Intel Quartus Prime 標準版軟體中,

    錯誤 (10198):Verilog HDL 錯誤在 phylite_io_bufs.sv (1078):零件選取方向與首碼索引方向相反

    錯誤 (12152):無法詳細說明使用者階層結構「ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:core|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs」

     

    在 Intel Quartus Prime Pro Edition 軟體中,

    錯誤 (13437):Verilog HDL 錯誤在 ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195):零件選取方向與首碼索引方向相反

    錯誤 (13224):Verilog HDL 或 VHDL 錯誤,ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195):索引 48 超出「group_data_out_n」範圍 [47:0]

    解決方法

     

    若要解決這些錯誤,Intel® Arria® 10 PHYLite IP 可設定為 47 位或更小的資料寬度介面。

    此問題將在日後的 Intel Quartus® Prime 軟體版本中解決。

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    Intel® Arria® 10 FPGA 與 SoC FPGA

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