文章 ID: 000086615 內容類型: 疑難排解 最近查看日期: 2018 年 09 月 05 日

DDR4 alert_n訊號的拉起電阻指南是什麼？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • Intel® Quartus® Prime Standard Edition 軟體
  • 外部記憶體介面 Intel® Arria® 10 FPGA IP
  • 外部記憶體介面 Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    建議從 DDR4 alert_n訊號的 10k ohm 拉起電阻到 1.2V 開始，然後只要符合 I/O 緩衝區 VIH 規格的FPGA（請參閱 I/O 標準規格下的FPGA裝置技術資料），電阻可以調整為不同的值。
    執行主機板訊號完整性模擬以驗證最佳設定。

    相關產品

    本文章適用於 2 產品

    Intel® Arria® 10 FPGA 與 SoC FPGA
    Intel® Stratix® 10 FPGA 與 SoC FPGA

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