描述
在編譯所有 Agilex™ 裝置目標設計（包含具有導出導管的通用串行快閃記憶體介面FPGA IP 設計）期間，可能會在Quartus® Prime Pro Edition 軟體中看到此錯誤。這是因為設計引腳放置中存在輸出使能（OE）衝突。如果檢測到多個 OE 衝突，則在不同的引腳分配上可能會重複該錯誤。
在所有 Agilex™ 設備中，由於 OE 硬體在 x4 DQ 組引腳之間共用，因此都有引腳放置要求。因此，如果有兩個通道具有各自的OE信號，則應將它們分配給不同的x4 DQ組引腳，以避免OE衝突。
通用串行快閃記憶體介面FPGA IP （在技術地圖查看器中查看）
| OE 信號 | 出口導管 |
|---|---|
| dedicated_interface：data_buf[0]~0 | qspi_pins_data[0] |
| dedicated_interface：data_buf[1]~1 | qspi_pins_data[1] |
| dedicated_interface：data_buf[2]~2 | qspi_pins_data[2] qspi_pins_data[3] |
| qspi_inf_inst：oe_reg | qspi_pins_dclk qspi_pins_ncs |
解決方法
為避免此錯誤，應在不同的 x4 DQ 組中建立具有不同 OE 信號的導出導管，而建議在同一 x4 DQ 組中建立具有共用 OE 信號的導出導管。下表顯示了使用 Agilex™ 裝置 （AGFB027） 的範例：
| 導出的導管 | 引腳放置 | x4 DQ 組 （AGFB027） |
|---|---|---|
| qspi_pins_data[0] | W34 | DQ133 |
| qspi_pins_data[1] | J35 | DQ135 |
| qspi_pins_data[2] qspi_pins_data[3] | L38 W38 | DQ132 |
| qspi_pins_dclk qspi_pins_ncs | J39 C38 | DQ134 |
該資訊可在 Agilex™ 通用 I/O 和 LVDS SERDES 使用者指南 和 FPGA 針腳輸出檔中找到。