文章 ID: 000086705 內容類型: 錯誤訊息 最近查看日期: 2017 年 07 月 06 日

關鍵警告 （16643）：針對具有多個值的「ref_clk」針腳找到IO_STANDARD作業。使用值：「LVDS」

環境

    Intel® Quartus® Prime Pro Edition 軟體
    適用於並列介面 Intel® Arria® 10 FPGA IP 的 PHY Lite
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

在產生平行介面Intel® FPGA IP的 PHYLite 後，其相鎖迴圈 （PLL） 參考頻率是單端輸入頻率，I/O 標準由 IP General Tab > I/O 設定> I/O 標準參數所決定。
亦支援具有 LVDS I/O 標準的差分 PLL 參考頻率，並透過新增 QSF I/O 標準限制來實作：
set_instance_assignment────名稱 IO_STANDARD LV <ref_clk>DS

這會引起關鍵警告。

解決方法

您可以安全地忽略這個關鍵警告。

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本文章適用於 2 產品

Intel® Arria® 10 FPGA 與 SoC FPGA
Intel® Stratix® 10 FPGA 與 SoC FPGA

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