由於 Intel® Quartus® Prime Pro Edition 軟體版本 21.2 和更新版本的問題，在編譯 Cadence NCSim* 或 Cadence Xcelium* 模擬器中Intel Agilex® 7 裝置 EMIF IP 的 VHDL 設計範例時，您可能會看到以下類似的錯誤。
ncelab：*E，CFEPLM （sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv，15|60）：外型模組埠模式calbus_rdata_1必須與實體/元件ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH埠/訊號相關（sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd：第 65 行，位置 66）。
ncelab：*E，CFEPLM （sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv，15|60）：外型模組埠模式的calbus_seq_param_tbl_1必須與實體/元件ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH的埠/訊號相關（sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd：第 65 行，位置 66）。
此問題從 Intel® Quartus® Prime Pro Edition Software v21.3 開始修復。