文章 ID: 000086966 內容類型: 疑難排解 最近查看日期: 2011 年 11 月 24 日

採用 UniPHY 範例設計的 DDR2 與 DDR3 SDRAM 控制器當做從機失敗

環境

  • Intel® Quartus® II 訂閱版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    在從屬模式下，MegaWi 用介面將 PLL 即時化 在 example_top.v 檔案中。然而，DDR2 和 DDR3 SDRAM 範例 設計，精靈無法連接 DQS 啟用頻率到 鎖 相 環。

    解決方法

    若要解決這個問題，請修改 example_top.v 連接 DQS 將頻率 （pll_dqs_ena_clk） 啟用到 PLL 的 c4 埠：

    pll_memphy upll_memphy( .areset (~global_reset_n), .inclk0 (pll_ref_clk), .c0 (pll_afi_clk), .c1 (pll_mem_clk), .c2 (pll_write_clk), .c3 (pll_addr_cmd_clk), .c4 (pll_dqs_ena_clk), .c5 (pll_avl_clk), .c6 (pll_config_clk), .locked (pll_locked) );.

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