文章 ID: 000086977 內容類型: 疑難排解 最近查看日期: 2013 年 11 月 04 日

STRATIX V 的 EMIF 最大頻率規格更新

環境

  • Intel® Quartus® II 訂閱版
  • 模擬
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    此問題影響到 DDR2 和 DDR3 產品。

    Stratix V 裝置上的 DDR2 和 DDR3 介面可能有困難 以特定最大頻率達成時序關閉。

    解決方法

    此問題的解決方法是適用適當的方法 適用于您組態的解決方案如下所述:

    • 適用于 Stratix V -C1/-C2 速度等級 裝置連接四階雙插槽中的 DDR2 SDRAM DIMM 配置,使用半速率和頻率的軟控制器 400 MHz 規格: 將 400 MHz DDR2 SDRAM 元件升級為 533 MHz DDR2 SDRAM 元件 達到指定的最大頻率。
    • 針對 Stratix V-C1/C2 速度等級裝置連接 使用 2 晶片選取組態中的 DDR2 SDRAM 元件 半速率的軟式控制器,頻率規格為 400 兆赫: 將 400 MHz DDR2 SDRAM 元件升級為 533 MHz DDR2 SDRAM 元件 達到指定的最大頻率。

    此問題無法解決。

    最大頻率規格的解決方案將會是 更新于未來版本的外部記憶體介面規格 估計。

    相關產品

    本文章適用於 2 產品

    Arria® V FPGA 與 SoC FPGA
    Cyclone® V FPGA 與 SoC FPGA

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