文章 ID: 000087101 內容類型: 錯誤訊息 最近查看日期: 2014 年 06 月 09 日

警告（332056）：PLL 交叉檢查發現 PLL 頻率設定不一致

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述 使用 Quartus® II 軟體版本 13.1 為Arria® V、Cyclone® V 和 Stratix V 收發器裝置編譯 XAUI PHY IP 時，® 可能會遇到上述警告。這是因為缺少 XAUI PHY IP 頻率的 SDC 限制。
    解決方法

    若要解決此問題，在執行編譯之前，請新增 XAUI PHY IP 頻率的下列 SDC 限制：

    create_clock───期間 ──名稱 [get_ports pll_ref_clk]
    create_clock-期間 -名稱 [get_ports phy_mgmt_clk]
    derive_pll_clocks

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