由於 PCI® Express Arria® 10 硬 IP 的時間限制問題，您可能會在 TimeQuest 遇到下列警告。
節點：|altpcie_a10_hip_hwtcl：pcie_1x|altpcie_a10_hip_pipen1b：altpcie_a10_hip_pipen1b|altpcie_a10_hip_pllnphy：g_xcvr.altpcie_a10_hip_pllnphy|phy_g1x1：g_xcvr.g_phy_g1x1.phy_g1x1.phy_g1x1|altera_xcvr_native_a10：phy_g1x1|twentynm_xcvr_native：g_xcvr_native_insts[0].twentynm_xcvr_native_inst|twentynm_xcvr_native_rev_20nm5es2：twentynm_xcvr_native_inst|twentynm_pcs_rev_20nm5es2：inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_20nm_hssi_common_pcs_pma_interface~pma_hclk.reg 確定為時鐘，但未進行相關的頻率分配即可找到。
請使用下列計時限制來正確限制此頻率。
create_generated_clock───姓名 {pcie_1x|pma_hclk_by2® -來源 [get_pins-compatibility_mode {*altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_pll.g_pll_g1g2x1.fpll_g1g2x1|fpll_g1g2x1|fpll_refclk_select_inst|refclk]-duty_cycle 50.000 -multiply_by 5 -divide_by 2 [get_pins -compatibility_mode {*altpcie_a10_hip_pipen1b|g_xcvr.altpcie_a10_hip_pllnphy|g_xcvr.g_phy_g1x1.phy_g1x1|phy_g1x1|g_xcvr_native_insts[0]。twentynm_xcvr_native_inst|twentynm_xcvr_native_inst|inst_twentynm_pcs|gen_twentynm_hssi_common_pcs_pma_interface.inst_20nm_hssi_common_pcs_pma_interface|sta_pma_hclk_by2[]
此問題已在 Quartus® 軟體的 15.0 版及更新版本中修復。