文章 ID: 000088223 內容類型: 疑難排解 最近查看日期: 2023 年 06 月 06 日

為什麼系統內的來源和探查實例在使用 DDR4 IP 範例設計FPGA Intel Agilex®顯示錯誤的波形行為？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 系統內來源與探索 Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於Intel® FPGA Download Cable II的自動調整頻率功能（以前稱為 USB Blaster II 下載纜線），每個電源週期之後，頻率 （TCK） 設定為 24 MHz，但 Intel Agilex® DDR4 FPGA IP 範例設計限制 JTAG 頻率 （TCK） 至 16 MHz，導致系統內來源和探測實例擷取錯誤的資料。

    解決方法

    若要解決這個問題，請先將 JTAG TCK 設定為 16 MHz，然後再執行 Intel Agilex® FPGA DDR4 IP 範例設計測試。一旦頻率設定正確，在編譯設計時，您可以安全地忽略下列警告：

    警告：外部記憶體介面 IP 範例設計使用 jtag_example.sdc 的預設 JTAG 計時限制。若要正確的硬體行為，您必須檢閱時間限制，並確保它們能準確地反映 JTAG 拓撲和頻率速度。

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