由於 Intel® Quartus® Prime Pro Edition 軟體版本 21.3 中的問題,在編譯針對Intel Agilex裝置並包含 LVDS SERDES Intel FPGA IP®核心的設計時,可能會看到這個內部錯誤。當一個 I/O 銀行有多個 LVDS SERDES Intel FPGA IP核心,在頻率相對準 (CPA) 區塊上連接不同的重設訊號時,就會發生錯誤。
若要解決此問題,請使用同一 I/O 銀行內所有 CPA 模組的一個重設訊號。
此問題排定在 Intel® Quartus® Prime Pro Edition Software 日後發佈時修復。