由於 Intel® Quartus® Prime Pro Edition 軟體版本 21.3 與 21.4 中出現問題,使用 7 裝置使用 Intel Agilex F-Tile JESD204C Intel® FPGA IP®的設計將無法通過 Intel® Quartus® Prime Pro Edition 軟體「支援邏輯世代」階段。
當所選資料速率在 64 之前無法分割時,會遇到此錯誤。
若要解決這個問題,請在 JESD204C IP 中選擇 64個可分割的資料速率。
如果這不實用,則您必須使用下列方程選擇系統 PLL 輸出頻率:
系統 PLL 輸出頻率 = (資料速率/32) * 2
根據系統 PLL 規格,產生的系統 PLL 輸出頻率必須小於或等於 1 GHz。
此問題排定在 Intel® Quartus® Prime Pro Edition Software 日後發佈時修復。