為什麼我的 F-Tile PMA/FEC Direct PHY Intel® FPGA IP設計包含 FGT 或 FHT...

環境

錯誤 ID: 14015533452, 16015137091, 15010190686

Quartus 版本

Intel® Quartus® Prime Pro Edition 軟體

版本已找到: 21.4 版本已修正: 22.1

描述

由於 Intel® Quartus® Prime Pro Edition Software v21.4 的問題，包含 FGT 或 FHT 收發器的 F-tile PMA/FEC Direct PHY Intel® FPGA IP設計可能會錯誤地顯示軟重設控制器（SRC）的計時故障。
這些計時故障的特性在於將啟動或񝬡鎖頻率列為 src_divided_osc_clk。另一個頻率（無論是閂鎖頻率或啟動頻率）將會是不同的頻率。
您也可能會看到，報告的鬆懈是一個非常大的負數，在 -90 ns 的順序。

這些計時故障的範例如下：

延遲型號：2_slow_vid2_100c設定：-1.474 持有：0.027
延遲型號：2_slow_vid2b_100c設定：-1.574 持有：0.167
延遲型號：MIN_fast_vid2a_0c設定：-1.193 持有：0.216
延遲型號：MIN_fast_vid2a_100c設定：-1.304 持有：0.186
延遲型號：MIN_fast_vid2_100c設定：-1.244 持有：0.093

計時失敗範例 2
從節點：eth_f_hw__tiles|z1577a_x0_y0_n0__reset_controller|x_f_tile_soft_reset_ctlr_sip_v1|x_ftile_reset|rst_ctrl|dp_sip_rx_aib_control_select[19]
至節點：eth_f_hw__tiles|z1577a_x0_y0_n0|hdpldadapt_rx_chnl_19~pld_rx_clk1_dcm.reg
啟動頻率：src_divided_osc_clk
閂鎖頻率：IP_INST[0].hw_ip_top|clkdiv2_pll_inst|altera_iopll_0_outclk0

延遲型號：2_slow_vid2_100c復原：-90.597 移除：0.244
延遲型號：2_slow_vid2b_100c復原：-90.756 移除：0.446
延遲型號：MIN_fast_vid2a_0c復原：-90.063 移除：0.535
延遲型號：MIN_fast_vid2a_100c復原：-90.241 移除：0.316
延遲型號：MIN_fast_vid2_100c復原：-90.057 移除：0.076

解決方法

此問題從 Intel® Quartus® Prime Pro Edition Software v22.1 開始修復。
若要在 Intel® Quartus® Prime Pro Edition Software 版本 21.4 或更早版本中解決這個問題，可以安全地忽略與軟重設控制器相關的故障路徑。
然而，如果您選擇修正這些錯誤的時間故障，以免報告錯誤的時間，請按照下列步驟操作：

）在 Intel® Quartus® Prime 軟體中編譯設計後，請從「工具」功能表啟動計時分析器。
）計時分析器建立計時網路清單後，生成各種計時報告，包括設定計時報告和復原計時報告。
在這種情況下，即使錯誤路徑並未受限，計時分析器也不會報告任何計時錯誤。
）查看頻率網域交叉報告，以查看無限制的計時路徑。

這顯示了不受限制的計時路徑 非同步（時間不安全）. 即使計時分析器未報告這些路徑的計時錯誤，它們應該會受到限制，因此不會包含在計時分析中。
）若要對這些路徑設定限制，請選取其中一條， 以滑鼠右鍵按一下 ，然後選取 「報告計時」。報告的預設選項（如所示）已足夠。
） 按一下 確定。將產生計時報告。
）若要將路徑限制為錯誤路徑，表示它將不再包含在計時分析中，在路徑上的任何地方 以滑鼠右鍵按一下 ，然後選取 設定錯誤路徑（節點之間）......
）若要重新發佈計時報告，請以滑鼠右鍵按一下報告視窗中顯示的任何報告，然後選取「再生全部過時」。
重新編寫過時報告後，您就會發現，摘要報告將不再顯示您受限的時間路徑。這是因為您已限制計時分析器，無法分析該錯誤路徑。
）針對您想要限制的所有路徑重複此操作。完成後，從限制功能表選取Write SDC 檔案，以儲存您在新.sdc 檔案中所做的所有變更。