描述
由於非法 RTL 建構，您可能會在 Intel® Quartus® Prime Pro Edition 軟體版本 20.3 和更新版本中看到上述錯誤訊息。此錯誤會在合成期間發生，因為系統 Verilog 介面包含取決於其參數之一的本機區塊。例如：
參數化介面
介面 intf #（
int 未指派的寬度
) (
輸入邏輯資料
);
視參數而定
localparam DWIDTH = 寬度;
可存取 localparam 的 modports
modport mst （
輸入資料，
進口 DWIDTH
);
modport slv （
輸入資料，
進口 DWIDTH
);
解決方法
避免在系統 Verilog Interfaces 的「modport」描述中「輸入」「介面本機」。
此 RTL 架構會顯示從 Intel® Quartus® Prime Pro Edition 軟體版本 22.1 開始的錯誤訊息。