文章 ID: 000091063 內容類型: 錯誤訊息 最近查看日期: 2022 年 06 月 15 日

錯誤 (13452):Verilog HDL 模組立竿錯誤:模組「altera_emif_arch_nd_bufs」沒有標有「PORT_MEM_CK_BIDIR_WIDTH」的參數

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 外部記憶體介面 Intel® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Pro Edition Software v22.1 和更早版本的問題,您可能會在從先前Intel® Quartus® Prime Pro Edition 軟體版本升級外部記憶體介面Intel® Stratix® 10 FPGA IP 核心後,發現此錯誤。

    當設計包含多個外部記憶體介面的實例時,就會發生錯誤,Intel® Stratix® 10 FPGA IP 核心,而並非所有已升級為相同版本的 Intel® Quartus® Prime Pro Edition 軟體。

    解決方法

    若要解決此問題,請將外部記憶體介面的所有實例Intel® Stratix® 10 FPGA IP 核心升級為相同版本的 Intel® Quartus® Prime Pro Edition 軟體。
    此問題排定在 Intel® Quartus® Prime Pro Edition Software 日後發佈時修復。

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    本文章適用於 1 產品

    Intel® Stratix® 10 FPGA 與 SoC FPGA

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