文章 ID: 000091595 內容類型: 錯誤訊息 最近查看日期: 2023 年 05 月 09 日

為什麼 F-Tile JESD204C Intel Agilex® 7 FPGA IP 設計範例模擬失敗，且信rx_gb_underflow_err主張？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • ModelSim*-Intel® FPGA 版軟體
  • Questa*-Intel® FPGA 版
  • JESD204B Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 ModelSim*-Intel® FPGA 2021.4 版與 Questa* Intel® FPGA 2022.1 版中的問題， rx_phy_clk 頻率的差異導致所堅持的訊號 rx_gb_underflow_err 。
    此問題僅在下列變異中觀察到：
    L = 16，M = 8，F = 2，資料速率/L = 32000.00000Mbps，FCLK_MULP = 1，WIDTH_MULP = 4

    解決方法

    此問題影響到 Prime 軟體 IP 版本 22.2 和 22.3 Intel® Quartus®。

    若要解決此問題：

    對於 ModelSim*，請使用v2022.1而不是v2021.4 執行模擬。
    針對 Questa*，請使用v2021.3而不是v2022.1 執行模擬。

    ModelSim* Intel® FPGA 版與 Questa* Intel® FPGA版 22.4 已修復此問題。

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