描述
由於 Intel® Quartus® Prime Pro Edition 軟體版本 22.3 中的問題，為 F-tile 乙太網Intel® FPGA Hard IP生成的 .sdc 檔不正確地約束了 o_clk_rec_div 和 o_clk_rec_div64 埠。使用這些智慧財產 （IP） 時，這些不當的限制可能會導致功能故障。
對於 10G 和 40G 設計， o_clk_rec_div64 的正確頻率（如時序報告中 rx_clkout 所示）為 161.1328125 MHz，其他速率為 402.83203125 MHz 或 415.0390625 MHz。
o_clk_rec_div的適當頻率（如時序報告中rx_clkout2所示）對於 10G 為 156.25 MHz，對於 40G 設計為 312.5 MHz，對於其他速率為 390.625 MHz。
解決方法
要解決此問題，可以通過在頂級專案 Synopsys 設計約束 （SDC） 檔中定義新的時鐘週期約束來覆蓋 IP 級約束。
在以下示例中，將覆蓋 *rx_pld_pcs_clk_ref 和 *rx_user_clk_ref 時鐘，以便以乾淨的方式派生 rx_clkout 和 rx_clkout2 頻率。
這些時鐘是 rx_clkout 和 rx_clkout2的主時鐘。
- Set clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|DUT|eth_f_0|rx_pld_pcs_clk_ref|CH23]
- create_clock -add -period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- Set clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|DUT|eth_f_0|rx_user_clk_ref|CH23]
- create_clock -add -period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
此問題已從 Intel® Quartus® Prime Pro Edition 軟體版本 22.4 開始修復。