描述
使用 Xcelium 模擬器以 VHDL 檔案格式模擬非 AXI F-tile SDI II Intel® FPGA IP設計範例時，您可能會看到如下錯誤訊息：
- xmvhdl_p：*e，vlflnd （.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd，751）：模式輸入的 Verilog 埠 （sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_coreclkin） 需要在隱式映射方面進行關聯。
- xmvhdl_p：*e，VLFLND （.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd，751）：模式輸入的 Verilog 埠 （sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_fast_clk） 需要在隱式映射方面進行關聯。
- xmvhdl_p：*e，VLFLND （.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd，751）：模式輸入的 Verilog 埠 （sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_cadence_slow_clk） 需要在隱式映射方面進行關聯。
- xmvhdl_p：*e，VLFLND （.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq.vhd，751）：模式輸入的 Verilog 埠 （sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_vt6seca.tx_pll_refclk_link） 需要在隱式映射方面進行關聯。
- xmvhdl_p：*e，VLFLND （.sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji.vhd，720）：模式輸入的 Verilog 埠 （sdi_tr_du_sys_rx_phy_directphy_f_sr_wrapper_200_sqqzlai.tx_pll_refclk_link） 需要在隱式映射方面進行關聯。
- xmelab： *e，cuvmur （sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv，1335|84）： 設計單元 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_dqk73jq' 的實例 'tb_top.du_inst.sdi_tr_du_sys_inst：rx_phy：rx_phy.u_base_profile' 在 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa 中未解析：模組'。
- xmelab： *e，cuvmur （sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa.sv，1367|90）： 設計單元 'sdi_tr_du_sys_rx_phy_directphy_f_dr_directphy_f_sr_wrapper_200_wvmgbji' 的實例 'tb_top.du_inst.sdi_tr_du_sys_inst：rx_phy：rx_phy.u_sec_profile1' 在 'directphy_f_dr_200.sdi_tr_du_sys_rx_phy_directphy_f_dr_200_fwyfaxa 中未解析：模組'。
出現此問題的原因是，將 F-tile PMA/FEC Direct PHY 多速率Intel® FPGA IP整合到 F-tile SDI II Intel FPGA IP設計範例時，某些埠會丟失。
解決方法
此問題已在 Intel® Quartus® Prime Pro Edition 軟體版本 22.4 中得到修復。