文章 ID: 000092533 內容類型: 疑難排解 最近查看日期: 2023 年 08 月 15 日

為什麼我發現mem_reset_n和mem_cke斷言不符合 Intel® Arria®10 FPGA DDR4、DDR3 IP EMIF IP 模擬時的 JEDEC 規範？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 外部記憶體介面 Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    您可能會看到 DDR4 和 DDR3 初始化序列時序衝突，其中 JEDEC 規範在模擬中定義了 500us。

    解決方法

    這是為了縮短模擬時間，實際硬體遵循JEDEC規範。

    相關產品

    本文章適用於 1 產品

    Intel® Arria® 10 FPGA 與 SoC FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。