將 F-tile PMA/FEC Direct PHY Intel® FPGA IP配置為 FGT、系統 PLL 計時模式、單寬 16 位 PMA 介面時，為什麼會出現Intel® Quartus®邏輯建置錯誤？

由於 Intel® Quartus® Prime Pro Edition 軟體版本 22.3 及更早版本中的錯誤，您在將 F-tile PMA/FEC Direct PHY Intel® FPGA IP配置為 FGT、系統 PLL 計時模式、單寬、16 位 PMA 介面時，可能會看到邏輯建置錯誤。

Intel Quartus邏輯建置錯誤將包含以下內容：

錯誤 （21843）： sys_clk_src == SYS_CLK_SRC_XCVR

錯誤 （21843）： tx_aib_if_fifo_mode == TX_AIB_IF_FIFO_MODE_REGISTER

錯誤 （21843）： tx_en == 真

錯誤 （21843）： tx_excvr_if_fifo_mode == TX_EXCVR_IF_FIFO_MODE_PHASECOMP

錯誤 （21843）： tx_primary_use == TX_PRIMARY_USE_DIRECT_BUNDLE

錯誤 （21843）： tx_xcvr_width == TX_XCVR_WIDTH_16

要變通解決此問題，請執行以下步驟：

1.打開output_files資料夾中的*.tlg.rpt 檔

2.在.tlg.rpt檔的「邏輯生成工具IP參數設置報告」部分下搜索「bb_f_ehip_tx」和「bb_f_ehip_rx」，然後複製與bb_f_ehip_tx和bb_f_ehip_rx關聯的路徑。

這兩個各自的值將類似于以下示例：

fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit

fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -entity top_devkit

3. 添加 以下 兩個 Quartus 設置檔 （QSF） 分配 ，其中 <value> 欄位是在步驟 2 中複製的兩個相應路徑

set_instance_assignment -name HSSI_PARAMETER 「tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE」 -to <value>

set_instance_assignment -name HSSI_PARAMETER 「rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE」 -to <value>

完整的 QSF 分配將類似于以下示例：

set_instance_assignment -name HSSI_PARAMETER 「tx_primary_use=TX_PRIMARY_USE_BUNDLE_SOFT_PIPE」 -to fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx -entity top_devkit

set_instance_assignment -name HSSI_PARAMETER 「rx_primary_use=RX_PRIMARY_USE_BUNDLE_SOFT_PIPE」 -to fgt_10g_single|directphy_f_0|dphy_hip_inst|persystem[0].perehip_rx[0].rx_ehip.x_bb_f_ehip_rx -entity top_devkit

4.保存 QSF並編譯設計。

此問題將在 Intel® Quartus Prime Pro Edition 軟體的未來版本中得到解決。