文章 ID: 000092802 內容類型: 疑難排解 最近查看日期: 2023 年 08 月 18 日

為什麼模擬中的 F-Tile PMA 和 FEC Direct PHY 多速率Intel® FPGA IP無法置位 tx/rx_reset_ack 訊號？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 介面
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    F-Tile 動態重新配置套件Intel® FPGA IP使用者指南版本：2022.09.26 及更早版本缺少 Nios® CPU 子系統的模擬時鐘要求。

    如果頻率範圍見表7。 i_cpu_clk輸入遵循時鐘信號;斷言TX/rx_reset後，類比中的 IP 將無法斷言TX/rx_reset_ack。

    • 停用 啟用 ECC 保護 時為 100 至 250 MHz 頻率。
    • 啟用 ECC 保護 時的頻率為 100 至 200 MHz。
    解決方法

    僅供模擬使用，請將 F-Tile Dynamic Reconfiguration Suite Intel® FPGA IP 的i_cpu_clk 針腳連接至100GHz 頻率。這將加快 F-Tile 動態重新配置套件Intel® FPGA IP模擬，並正確斷言tx/rx_reset_ack。

    沒有針對此問題的計畫硬體修復程式。使用者指南中提到了模擬時鐘訊號的要求。

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