文章 ID: 000093108 內容類型: 疑難排解 最近查看日期: 2023 年 12 月 01 日

為什麼在外部環回模式下使用 F-Tile PMA/FEC Direct PHY Intel® FPGA IP時，我會看到較高的位錯誤率 （BER）？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 決定性延遲 PHY Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於預設 F-Tile PMA/FEC Direct PHY 發送器參數設定的限制，如果外部環回插入損耗大於 5 dB，您將看到高位錯誤率 （BER）。預設發射機參數僅在插入損耗小於5 dB時才能正常工作。

    解決方法

    在這種情況下，如果插入損耗大於5 dB，則需要在qsf檔中添加最佳TX類比參數以避免BER。今後將更新應用筆記以指導調試。

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