文章 ID: 000093178 內容類型: 疑難排解 最近查看日期: 2022 年 12 月 08 日

10 L-Tile 和 H-Tile 裝置上的收發器rx_pma_clkslip和 Intel® Stratix®rx_bitslip功能有何差異?

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • L-Tile H-Tile 收發器 Native PHY Intel® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    L-和 H-Tile 收發器 Native PHY Intel® Stratix® 10 個 IP rx_pma_clkslip rx_bitslip 功能,兩者皆可用於 Intel® Stratix® 10 L-Tile 和 H-Tile 裝置上的收發器 RX 字對齊。

     

    rx_pma_clkslip埠會在實體中等附件 (PMA) 上執行。如果聲稱它會導致除錯器跳過一個序列位,或是將序列頻率暫停一個週期,以達到文字對齊。暫停的資料會傳送至選用的變速箱。

     

    rx_bitslip埠會在實體編碼子層 (PCS) 上執行。當堅持「rx_parallel_data」時,rx_bitslip輸入的每一個正邊緣都會滑落 1 位。齒輪箱的輸出會看到位滑落。

     

    使用變速箱時,通常會以 40:66 位模式使用。如果您使用rx_pma_clkslip端 在 40 位網域上暫停資料,這可能會導致 66 位網域缺乏文字對齊。

    解決方法

    使用 L-和 H-Tile 收發器 Native PHY Intel® Stratix® 10 個 IP rx_bitslip 埠,用於使用齒輪箱的收發器配置。

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    本文章適用於 1 產品

    Intel® Stratix® 10 FPGA 與 SoC FPGA

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