文章 ID: 000093339 內容類型: 錯誤訊息 最近查看日期: 2023 年 11 月 15 日

為什麼 RTL 模擬在使用 PHY Lite for Parallel Interfaces Intel Agilex® 7 FPGA IP 時失敗？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Pro Edition 軟體版本 22.4 存在問題，在模擬具有組中資料針腳輸入方向的平行介面 Intel Agilex® 7 FPGA IP 的 PHY Lite 時，您可能會看到以下錯誤。

    [6625000000] 組 0 -- 讀取、重複 #0、傳輸 #0：預期：e0f0e3203e0f0e32 與實際：xxxx0000xx[6630000000] 組 0 -- 讀取、重複 #0、傳輸 #1：預期：e07871901e078719 vs 實際：xx

    解決方法

    要變通解決此問題，請將針腳類型設置更改為雙向模式，以正確執行 PHYlite 模擬。

    此問題已從 Intel® Quartus® Prime Pro Edition 軟體版本 23.1 開始修復。

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