為何在使用 F-Tile PMA/FEC Direct PHY 時，在從 Intel Agilex Intel® Quartus® Prime Pro Edition Software v22.3 升級至 v22.4 和更新版本後，使用以 SDI 模式配置的 7 FPGA IP 時，會看到邏輯產生錯誤？

如果您尚未新增「tx_pll_bw_sel」Quartus 設定檔 （QSF） 限制，則使用 F-Tile PMA/FEC Direct PHY Intel Agilex 時®，您可能會看到在從 Intel® Quartus® Prime Pro Edition Software v22.3 升級至 v22.4 和更新版本後，以 SDI 模式配置的 7 FPGA IP 時出現邏輯建置錯誤。

在 SDI 模式下的 Intel F-Tile 收發器需要在軟體 v21.4 和更新版本的Intel Quartus額外限制 QSF。您可能會在設計 SDI 模式下，在 F-Tile PMA/FEC Direct Intel® FPGA PHY IP 中看到類似下列邏輯建置錯誤。

錯誤範例：

錯誤（21843）：輸入變數：

錯誤（21843）：user.bb_f_ux_tx[0] -> du_inst|sdi_mr_du_sys_inst|tx_phy|tx_phy|dphy_hip_inst|persystem[0].perxcvr[0].fgt.tx_ux.x_bb_f_ux_tx

錯誤 （21843）：is_used == TRUE

錯誤（21843）：位置 =UX15

錯誤（21843）：tx_line_rate_bps =118800000000

錯誤 （21843）：tx_pll_bw_sel == TX_PLL_BW_SEL_LOW

錯誤 （21843）：tx_tuning_hint == TX_TUNING_HINT_SDI

錯誤（21843）：user.bb_f_ux_rx[0] -> du_inst|sdi_mr_du_sys_inst|rx_phy|rx_phy|U_base_profile|directphy_f_0|dphy_hip_inst|persystem[0].perxcvr[0].fgt.rx_ux.x_bb_f_ux_rx

錯誤 （21843）：is_used == TRUE

錯誤（21843）：位置 =UX15

錯誤 （21843）：txrx_channel_operation == TXRX_CHANNEL_OPERATION_DUAL_SIMPLEX

若要解決這個問題，請為每個 Intel F-Tile 收發器 SDI 針腳新增以下限制範例。

限制範例：

set_instance_assignment^──HSSI_PARAMETER──tx_pll_bw_sel= TX_PLL_BW_SEL_MEDIUM）

如需 Intel F-Tile SDI 設計所需的所有 QSF HSSI_PARAMETER 作業的完整清單，您可以在最新版本的 Intel® Quartus® Prime Pro Edition 軟體中產生 SDI II Intel FPGA IP設計範例，並參閱 QSF 檔案。