文章 ID: 000093865 內容類型: 錯誤 最近查看日期: 2023 年 11 月 28 日

為什麼在 Intel® Quartus® Prime Pro Edition 軟體版本 22.4 及更早版本中使用 Aldec* Riviera* Verilog 模擬器進行模擬時，F-Tile 乙太網Intel® FPGA Hard IP的rx_block_lock信號會卡低？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Pro Edition 軟體版本 22.4 及更早版本存在問題，在使用 Aldec* Riviera* Verilog 模擬器進行模擬時，您可能會看到 F-Tile 乙太網Intel® FPGA Hard IP的 rx_block_lock 信號卡低。

    解決方法

    此問題沒有解決方法。
    此問題計畫在 Intel® Quartus® Prime Pro Edition 軟體的未來版本中修復。

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