為何AM_LOCK與RX_PCS_READY在模擬具有 sim_mode 停用sim_mode的 7 FPGA 100GE MAC+PCS Intel Agilex的非 PTP E-tile 乙太網路 IP® 時，不堅持？

由於 Intel® Quartus® Prime Pro Edition Software 版本 22.4 和更新版本的問題，模擬不主張 AM_LOCK 與 RX_PCS_READY 針對下列配置 非 PTP E-tile 乙太網路 IP Intel Agilex® FPGA具有選用 RS-FEC 模擬設計範例的 100GE MAC+PCS。 當以 太網路 Intel® FPGA IP （非預設值） 的 E-Tile 硬 IP 修改sim_mode參數時，會發生問題，如下所示：

parameter sim_mode = "disable";

配置：

1. 在IP 標籤下：
   1. 設定 單 100GE，選用 RSFEC 或 100GE 或 1 至 4 通道 10GE/25GE，選用 RSFEC 和 PTP 為核心變異。
   2. 如果您選擇100GE 或 1 至 4 通道 10GE/25GE，在啟動時將 100GE 通道設定為主動通道，並以選用 RSFEC 和 PTP 為核心變異。
   3. 讓 RSFEC使用 RS-FEC 功能。

      注意：RS-FEC 功能僅在您選擇 100GE 或 1 至 4 通道 10GE/25GE 以選用 RSFEC 和 PTP 為核心變異時才可用。

2. 在100GE 標籤下：
   1. 將 100G 設定為乙太網路速率。
   2. 將 MAC+PCS設定為特定乙太網路 IP 層，以即時化 MAC 與 PCS 層或MAC+PCS+（528，514）RSFEC/MAC+PCS+（528，514）RSFEC，以立即化具有 RS-FEC 功能的 MAC 和 PCS。

若要正確停用乙太網路 Intel® FPGA IP E-Tile 硬 IP 的sim_mode參數，請進行下列變更：

對於沒有 AN/LT 的設計：

1. 開放 <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv。

2. 訊號宣告後， 複製 並 貼上 下列行：

defparam dut.alt_ehipc3_fm_0.alt_ehipc3_fm_hard_inst。E100GX4_FEC.altera_xcvr_native_inst.xcvr_native_s10_etile_0_example_design_4ln_ptp.generate_RSFEC_block.inst_ct3_hssi_rsfec.ct3_hssi_rsfec_encrypted_inst.ct1_hssirtl_rsfec_wrap_inst.die_specific_inst.x_rsfec_wrap。LOG2_MRK = 10;

針對採用 AN/LT 的設計：

1.變更連結跌倒抑制時間值在 IP 參數至 2000年，如下列螢幕擷取畫面所示：

2. 按一下 產生 HDL。

3.變更上述<example_design_variation_name>\example_testbench\basic_avl_tb_top.sv。

修改完成後，執行使用者指南中所述的模擬。

此問題將在 Intel® Quartus® Prime Pro Edition Software 日後發行時解決。