描述
當 LVDS SERDES Intel® FPGA IP發射器是由 intel® Arria® 10 裝置中鄰近 I/O 銀行的 PLL 驅動時，您可能會收到此錯誤。
Intel® Quartus® Prime Pro Edition 軟體不允許 I/O PLL 在鄰近的 I/O 銀行中驅動發射器通道。這將會在 TX 通道上產生額外的抖動，因為頻率路徑會穿越核心 / 層級 PLL。
解決方法
如果 I/O 銀行 PLL 在鄰近的 I/O 銀行中驅動發射器通道，則必須在同一銀行中至少驅動一個發射器通道。
Intel® Arria® 10 Core Fabric 與一般用途 I/Os 手冊將會更新，以強調 LVDS 放置指南，如下所示：
I/O 銀行 PLL 只能在下列條件下，在鄰近的 I/O 銀行中驅動差速傳輸器通道：
- 介面是一個寬廣的 LVDS SERDES Intel® FPGA IP傳輸器介面，橫跨多個 I/O 銀行
- 在 啟用tx_outclock後，發射器有超過 22 個通道
- 停用tx_outclock-發射器有超過 23 個通道
- PLL 也會在自己的 I/O 銀行中驅動至少一個傳輸器通道